nhocpro_1210: Em chú ý nhé, thư viện footprint dành để tham khảo cho rất nhiều dự án của CLB. Nó được để trong phần TUT ORCAD trên web chứ không phải chỉ là phụ lục dành riêng cho C7 đâu :d
Đề thi tuyển sinh khóa C7
- Thread starter Manhdd
- Start date
nhocpro_1210
Trứng gà
e sẽ để ý hơn
cho e hỏi thêm là trong khối module led cái con R11 khi add footprint là mình add header 9_obl phải ko ạ. có điều e tìm ko thấy header 9_obl trong thư viện
Cái này do chút sơ sót khi update thư viện CLB. Thank em. Em kiểm tra và download bản mới về đi nhée sẽ để ý hơn
cho e hỏi thêm là trong khối module led cái con R11 khi add footprint là mình add header 9_obl phải ko ạ. có điều e tìm ko thấy header 9_obl trong thư viện
nguyenquoctrung-hhk
Thành Viên PIF
em có làm đúng như TUT CLB hướng dẫn không, trước khi auto thì chỉnh layer, kích thước đường đồng rồi mới autorout, lỗi này dịch ra là nó yêu cầu em phải vẽ thêm đường bao bên ngoài mạch. mà cái lỗi này cũng thầy ngộ nhỉ
, trước khi autoroute thì vẽ board outline làm gì nhỉ ---> bản xài chùa có khác 
nguyenquoctrung-hhk
Thành Viên PIF
há há
, chỉ còn 1 cách duy nhất là xóa đi làm lại từ đầu, nếu mà còn bị nữa, thì cài lại orcad. còn mà còn bị nữa thì bó tay Mạch này vẽ tay cũng dễ đó em, mình luyện kĩ năng luôn. Autoroute nó đi "ngu" lắm. Thực tế là khi mọi người đạt đến trình độ nhất định thì đều chuyển sang vẽ tay chứ không ai thèm Autoroute cả
Nó nói thế thì em vẽ cho nó 1 cái đường biên (board outline) rồi route lại xem sao.
Tuy nhiên, để mạch đẹp (đi thi mà
) thì em không cần phải dùng đến autoroute (như các anh đã nói ở phần trên). Tự vẽ sẽ đẹp hơn nhiều, dân pro họ ko auto đâu cám ơn mọi người nhiềuNó nói thế thì em vẽ cho nó 1 cái đường biên (board outline) rồi route lại xem sao.
Tuy nhiên, để mạch đẹp (đi thi mà
tuandanh.bk10
Trứng gà
anh chị có thể nói rõ cho em biết layout cho từng khối là như thế nào không vậy, tức là mình vẫn mở file .max lên bình thường rồi kéo riêng từng khối ra chỗ khác để layout hay sao nhỉ, em không hiểu lắm mong anh chị giải thích giúp.
Bạn xem lại file số 2 và số 4.
Mỗi khối trong sơ đồ là từng khối riêng rẽ có chức năng riêng, mỗi khối được bao quanh bởi một đường xanh lá. Khi layout, nên để riêng rẽ rồi đi dây (route) từng khối, giữa các khối thường có một số dây nối nhau, ta đi những dây này sau cùng.
Khi đi dây từng khối xong ta kéo các khối lại với nhau, đi các dây nối còn lại là coi như hoàn thành layout. Có lúc bạn kéo các khối lại thì nó không khớp nhau (có nhiều khoảng trống), lúc này lại phải dời một số linh kiện và đi dây lại một chút để lấp các chỗ trống, hoặc có thể dùng các chỗ trống đó để ghi chú, vẽ hoa vẽ bướm (việc sắp xếp lại chỉ mang ý nghĩa thẩm mỹ và làm mạch nhỏ gọn hơn)
Mỗi khối trong sơ đồ là từng khối riêng rẽ có chức năng riêng, mỗi khối được bao quanh bởi một đường xanh lá. Khi layout, nên để riêng rẽ rồi đi dây (route) từng khối, giữa các khối thường có một số dây nối nhau, ta đi những dây này sau cùng.
Khi đi dây từng khối xong ta kéo các khối lại với nhau, đi các dây nối còn lại là coi như hoàn thành layout. Có lúc bạn kéo các khối lại thì nó không khớp nhau (có nhiều khoảng trống), lúc này lại phải dời một số linh kiện và đi dây lại một chút để lấp các chỗ trống, hoặc có thể dùng các chỗ trống đó để ghi chú, vẽ hoa vẽ bướm (việc sắp xếp lại chỉ mang ý nghĩa thẩm mỹ và làm mạch nhỏ gọn hơn)
thanhhung1992
Thành Viên PIF
@@ ẹc..zậy mà làm em tưởng cái này là yêu cầu của đề thi lun chứ..vẽ PCBfootprint....làm e vẽ cả buổiCái này do chút sơ sót khi update thư viện CLB. Thank em. Em kiểm tra và download bản mới về đi nhée sẽ để ý hơn
cho e hỏi thêm là trong khối module led cái con R11 khi add footprint là mình add header 9_obl phải ko ạ. có điều e tìm ko thấy header 9_obl trong thư viện
"Same Pin Number connected to more than one net" : Có thể em vẽ có vấn đề rồi, sao net 0 lại chập với net khác ở 1 chân nào được.
Mấy lỗi này anh không chắc là lỗi gì. Em gửi cái file lên đây thử.
Trong thư viện Capture có CRYSTAL 32768 mà em. Phần Capture với layout link với nhau qua netlist, bao gồm footprint linh kiện, số chân và thứ tự chân, cách thức nối dây giữa các linh kiện. Còn cái hình mình chọn cho dễ coi thôi. Một đống thư viện có sẵn của Orcad đã có Header rồi mà em.
lỗi này do có các linh kiện trùng tên. Bạn kiểm tra lại R1, D2, J1 rồi đổi tên các linh kiện trùng tên là được
Đoàn Ngọc Mạnh
Trứng gà
cho e hỏi trong file lưu ý layout thì thấy hướng dẫn là đặt thạch anh dưới bottom nhưng e thấy trong board mẫu lại để nó trên lớp top? Vậy nên đặt nó như thế nào đây anh chị?